この記事の要点: 日本ケイデンス・デザイン・システムズ社は、PCI-SIGコンプライアンス・ワークショップにおいて、同社のPCI Express 6.0規格向けPHYおよびコントローラIPが初回評価でコンプライアンス試験をクリアしたと発表しました。TSMCの3nm（N3）プロセスを採用したx8サブシステムソリューションとして、規格のフルスピードである64GT/sでの動作テストに合格し、量産適用に向けた高い完成度を実証しています。
発表内容のポイント
- 初の公式コンプライアンス試験において、初回評価での合格を達成
- TSMC N3プロセスを採用し、64GT/sのフルスピード動作を実証
- PHYとコントローラを統合したサブシステムとして、相互運用性を確保
発表の背景
AIや高性能コンピューティング（HPC）の普及に伴い、データ処理の高速化と大容量化が急務となっています。これらを支える次世代インターフェース規格「PCIe 6.0」の導入において、システム開発のリスク低減と、異なる機器間での確実な相互運用性（インターオペラビリティ）の確保が業界全体の課題となっていました。
何が発表されたのか
今回合格したサブシステムは、シリコン実装されたPHY（物理層）とコントローラを一体化したソリューションです。ADCおよびDSPベースのイコライゼーション技術や、ファームウェアによるSerDes動作の最適化、低消費電力設計などを特徴としています。公式試験に先立ち、テスト機器プロバイダーや業界パートナーと数カ月間に及ぶ事前検証を重ねることで、初回での試験クリアとPCI-SIGの「Integrators List」への掲載を実現しました。
製造業・生産管理への見方
製造業のDXやスマートファクトリー化において、エッジAIや産業用高性能サーバーの処理能力向上は不可欠です。本技術は、AI推論アクセラレータやネットワーク機器、車載システムなどの次世代半導体設計において、開発期間の短縮と信頼性向上に寄与します。特に、TSMCの先端プロセスを用いた設計において、規格適合済みのIPを採用できることは、製造・開発プロセスにおける手戻りリスクの低減につながります。
現場で確認したいポイント
- 自社の産業用機器やAIシステム開発において、PCIe 6.0の採用計画があるか
- TSMCの3nmプロセス（N3）を用いたSoC開発において、本IPの統合が適しているか
- 既存の設計フローにおいて、ケイデンスの設計ツールやIPとの互換性を確保できるか
確認しておきたい点
本発表は米国時間2026年9月1日に発表されたプレスリリースの翻訳情報に基づいています。詳細な技術仕様や自社システムへの適合性については、日本ケイデンス・デザイン・システムズ社への直接の確認が必要です。
関連リンク
- ケイデンス ホームページ：ケイデンスの製品や技術ソリューションの紹介ページです。
- 日本ケイデンス PR TIMES：日本ケイデンス・デザイン・システムズ社のプレスリリース一覧です。
出典情報
| 出典 | PR TIMES |
|---|---|
| 発表企業 | ⽇本ケイデンス・デザイン・システムズ社 |
| 発表日時 | 2026-09-03 11:00:02 |
| 元記事 | PR TIMESで読む |
