この記事の要点: 日本ケイデンス・デザイン・システムズ社は、半導体設計・検証向けのAIプラットフォーム「Cadence ChipStack AI Super Agent」の拡張機能として、仕様からRTL（レジスタ転送レベル）を自動生成・最適化する「RTL Generation Agent」を発表しました。自然言語のプロンプトから、消費電力、性能、面積（PPA）を考慮したデジタル設計と検証を自律的に実行し、設計フローの効率化を支援します。
発表内容のポイント
- 自然言語の指示から、PPAを最適化した高品質なRTLコードを自動生成・解析
- 従来の基盤モデルによるコード生成と比較し、面積24%・消費電力18%の削減を達成
- 本田技術研究所が次世代車載SoCの設計において、生産性向上のための初期評価を実施
発表の背景
半導体設計のフロントエンド工程では、仕様策定からRTL開発にいたるプロセスに多くの時間と専門知識が必要とされています。特に自動車業界などで求められる次世代SoCは、厳しい消費電力やコスト制約、高い安全基準を満たす必要があり、開発サイクルの長期化が課題となっていました。ケイデンスは、AIを単なる支援ツールから「仮想設計エンジニア」へと進化させ、設計の自動化と効率化を両立させるために本機能を開発しました。
何が発表されたのか
今回発表された「RTL Generation Agent」は、タスク特化型のエージェントが連携して動作する仕組みを採用しています。上位のSuper Agentが各エージェントを統括し、最適化されたEDA（電子設計自動化）ソフトウェアを駆使して自律的に設計を進めます。新規のRTL生成だけでなく、既存のRTLを新しいアーキテクチャ要件やPPA目標に合わせて自動修正する「RTLアップグレード・フロー」も導入され、設計変更への迅速な対応が可能になりました。
製造業・生産管理への見方
製造業におけるDXやスマートファクトリー化が進む中、製品の頭脳となる半導体（SoC）の自社開発やカスタム設計の需要が高まっています。本技術は、専門的な設計エンジニアの不足を補い、仕様書段階から実用的な回路設計データ（RTL）を得るまでの期間を大幅に短縮します。特に車載機器や産業用ロボット、IoTデバイスなど、厳しいPPA制約が課されるハードウェア開発において、設計初期段階での最適化と品質確保を自律的に行える点は、製品の市場投入期間（タイム・トゥ・マーケット）の短縮に直結する重要な進展です。
現場で確認したいポイント
- 自社の半導体設計・検証プロセスにおいて、EDAツールとAIエージェントの連携による効率化の余地があるか
- 既存のRTL資産を新しい仕様やPPA目標へ適応させる際、修正作業にどの程度の工数がかかっているか
- 2026年第4四半期に予定されている早期アクセス版の提供開始に向け、検証環境の準備が必要か
確認しておきたい点
本機能は2026年第4四半期より一部の早期アクセス顧客向けに提供される予定であり、一般提供の具体的な時期や導入費用については原文に記載がありません。また、実際の設計環境における既存ツールとの互換性や、日本語プロンプトへの対応状況については個別確認が必要です。
出典情報
| 出典 | PR TIMES |
|---|---|
| 発表企業 | ⽇本ケイデンス・デザイン・システムズ社 |
| 発表日時 | 2026-09-24 16:00:02 |
| 元記事 | PR TIMESで読む |
